Оценка быстродействия

Пусть Тз - время задержки одного логического элемента. В данном случае это 1.2 нс. Полный сумматор содержит максимум 3 последовательно включённых элемента, отсюда следует, что время задержи полного сумматора 3Тз. 4-битный сумматор содержит последовательно 4 включённых полных сумматоров, а умножитель, в свою очередь, 3 последовательно включённых 4-битных умножителей, а также по одному логическому элементу на вход. Отсюда получим максимальную задержку всего устройства ∑Тз = (3·4·3+1)Тз = 37Тз = 37·1.2 нс = 44.4 нс.

Стоит обратить внимание на то, что это максимальная задержка, задержка на каждом выходе будет разной, что является одним из главных недостатков схемы. Его можно обойти включением на каждом выходе D - триггера, синхронизируемого частотой ниже 1/∑Тз ≈ 22.5 МГц.

Схема содержит 78 логических элементов, каждый из которых потребляет мощность 7.5 мВт на частоте 20 МГц (рассчитано в программе MicroCAP). Всё устройство потребляет мощность 585 мВт.

Лучшие статьи по информатике

Структура металл-диэлектрик-полупроводник
В МДП-транзисторе с поликремниевым затвором n-типа нужно рассчитать пороговое напряжение и построить диаграмму зависимости порогового Напряжения от кон ...

Ремонт и диагностика смартфонов HTC
Смартфон (англ. smartphone - умный телефон) - мобильный телефон, дополненный функциональностью карманного персонального компьютера. Смартфоны отличаются от ...

Расчет основных характеристик усилительного каскада биполярного транзистора
транзистор усилитель каскад Целью данной курсовой работы по предмету “Схемотехника телекоммуникационных устройств” является применение знаний полученных ...