Оценка быстродействия

Пусть Тз - время задержки одного логического элемента. В данном случае это 1.2 нс. Полный сумматор содержит максимум 3 последовательно включённых элемента, отсюда следует, что время задержи полного сумматора 3Тз. 4-битный сумматор содержит последовательно 4 включённых полных сумматоров, а умножитель, в свою очередь, 3 последовательно включённых 4-битных умножителей, а также по одному логическому элементу на вход. Отсюда получим максимальную задержку всего устройства ∑Тз = (3·4·3+1)Тз = 37Тз = 37·1.2 нс = 44.4 нс.

Стоит обратить внимание на то, что это максимальная задержка, задержка на каждом выходе будет разной, что является одним из главных недостатков схемы. Его можно обойти включением на каждом выходе D - триггера, синхронизируемого частотой ниже 1/∑Тз ≈ 22.5 МГц.

Схема содержит 78 логических элементов, каждый из которых потребляет мощность 7.5 мВт на частоте 20 МГц (рассчитано в программе MicroCAP). Всё устройство потребляет мощность 585 мВт.

Лучшие статьи по информатике

Проектирование цифровой системы коммутации на базе оборудования Surpass hiE 9200
В настоящее время многие операторы связи обладают развитой инфраструктурой, построенной во время становления телекоммуникационной отрасли в России. Инфрастр ...

Суммирующий синхронный счетчик
В наше время проявляется тенденция к бурному развитию цифровой электроники. Курсовая работа предполагает рассмотрение и разработку такого устройства цифров ...

Проектирование волоконно-оптической линии связи протяженностью 557 км
С течением времени роль информации в жизни человека становилась все существеннее. Нужно было изучать и понимать уже не только законы природы, но и понятия и ...