Оценка быстродействия

Пусть Тз - время задержки одного логического элемента. В данном случае это 1.2 нс. Полный сумматор содержит максимум 3 последовательно включённых элемента, отсюда следует, что время задержи полного сумматора 3Тз. 4-битный сумматор содержит последовательно 4 включённых полных сумматоров, а умножитель, в свою очередь, 3 последовательно включённых 4-битных умножителей, а также по одному логическому элементу на вход. Отсюда получим максимальную задержку всего устройства ∑Тз = (3·4·3+1)Тз = 37Тз = 37·1.2 нс = 44.4 нс.

Стоит обратить внимание на то, что это максимальная задержка, задержка на каждом выходе будет разной, что является одним из главных недостатков схемы. Его можно обойти включением на каждом выходе D - триггера, синхронизируемого частотой ниже 1/∑Тз ≈ 22.5 МГц.

Схема содержит 78 логических элементов, каждый из которых потребляет мощность 7.5 мВт на частоте 20 МГц (рассчитано в программе MicroCAP). Всё устройство потребляет мощность 585 мВт.

Лучшие статьи по информатике

Технология спутникового и эфирного телевидения на основе предприятия ООО Антенн-Сервис
антенна сеть В связи с быстрым развитием технологий и научных открытий всё более актуальной становится проблема недостачности информации. Одним из средств пе ...

Сенсорный выключатель
Целью данного курсового проекта является разработка, выбор и обоснование конструкции, технологического процесса сборки Сенсорного выключателя. Для обоснован ...

Разработка управляющей программы для микроконтроллера HCS12
Около 55% проданных в мире процессоров приходится на 8ми битные микроконтроллеры. Более 4 млрд. 8ми битных микроконтроллеров продано в 2006. Они установлены ...