Оценка быстродействия

Пусть Тз - время задержки одного логического элемента. В данном случае это 1.2 нс. Полный сумматор содержит максимум 3 последовательно включённых элемента, отсюда следует, что время задержи полного сумматора 3Тз. 4-битный сумматор содержит последовательно 4 включённых полных сумматоров, а умножитель, в свою очередь, 3 последовательно включённых 4-битных умножителей, а также по одному логическому элементу на вход. Отсюда получим максимальную задержку всего устройства ∑Тз = (3·4·3+1)Тз = 37Тз = 37·1.2 нс = 44.4 нс.

Стоит обратить внимание на то, что это максимальная задержка, задержка на каждом выходе будет разной, что является одним из главных недостатков схемы. Его можно обойти включением на каждом выходе D - триггера, синхронизируемого частотой ниже 1/∑Тз ≈ 22.5 МГц.

Схема содержит 78 логических элементов, каждый из которых потребляет мощность 7.5 мВт на частоте 20 МГц (рассчитано в программе MicroCAP). Всё устройство потребляет мощность 585 мВт.

Лучшие статьи по информатике

Проектирование типовых электронных схем
Разработка любого радиоэлектронного устройства в настоящее время остается в значительной степени не техникой, а искусством . Однако за полвека развития пол ...

Теория автоматического управления. Линейные системы
Настоящие методические указания служат пособием для студентов института, выполняющих лабораторные и курсовые работы по теории линейных систем автоматическог ...

Организация связи на железнодорожном транспорте на примере Свердловской железной дороги
Открытое акционерное общество «Российские железные дороги» (ОАО «РЖД») Филиал «Свердловская железная дорога» Свердловский региональный центр связи (С ...