Оценка быстродействия

Пусть Тз - время задержки одного логического элемента. В данном случае это 1.2 нс. Полный сумматор содержит максимум 3 последовательно включённых элемента, отсюда следует, что время задержи полного сумматора 3Тз. 4-битный сумматор содержит последовательно 4 включённых полных сумматоров, а умножитель, в свою очередь, 3 последовательно включённых 4-битных умножителей, а также по одному логическому элементу на вход. Отсюда получим максимальную задержку всего устройства ∑Тз = (3·4·3+1)Тз = 37Тз = 37·1.2 нс = 44.4 нс.

Стоит обратить внимание на то, что это максимальная задержка, задержка на каждом выходе будет разной, что является одним из главных недостатков схемы. Его можно обойти включением на каждом выходе D - триггера, синхронизируемого частотой ниже 1/∑Тз ≈ 22.5 МГц.

Схема содержит 78 логических элементов, каждый из которых потребляет мощность 7.5 мВт на частоте 20 МГц (рассчитано в программе MicroCAP). Всё устройство потребляет мощность 585 мВт.

Лучшие статьи по информатике

Проектирование канала сбора аналоговых данных микропроцессорной системы
Применяя микропроцессоры и микро-ЭВМ для контроля за сложными производственными процессами, можно обрабатывать в реальном масштабе времени сигналы, поступаю ...

Обзор программных средств локальных сетей
С распространением ЭВМ нетрудно предсказать рост в потребности передачи данных. Некоторые приложения, которые нуждаются в системах связи, могу ...

Разработка контура регулирования давления смешанного газа на ГСС блока воздухонагревателей
Главным средством технического процесса, без которого невозможны высокие темпы дальнейшего роста производительности труда, является комплексная механизация ...